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专注于复杂设计中的信号完整性

编辑:PCB    来源:未知    发布时间:2019-03-21 19:35    浏览量:
摘要:在SoC设计中,信号之间的耦合会产生信号完整性问题,忽略信号完整性问题可能导致信号之间的串扰,可靠性,制造和系统性能也将降低,本文先容了解决ASIC信号完整性问题的方法芯片设计。对于ASIC(专用集成电路)的设计,由于标准单元的应用,较短的开发周期和单元之间保护区域的松散分离,标准单元的性能被浪费。
 
因此,高端ASIC芯片设计的关键是确保以更短的开发时间交付高性能芯片。随着工艺技术的发展,信号串扰的机会增加了。金属布线层的数量持续增加:从0.35um工艺的4或5层到0.13um工艺中的7层以上的金属布线层。随着布线层数量的增加,相邻的沟道电容器也增加。此外,复杂设计中电路门数量的当前激增使得必须连接更多和更长的互连。长线上的电阻将增加,并且越来越细的线也将导致电阻的增加,这是由于互连的横截面的减小。
 
即使使用现有的铜线互连工艺也不能解决这个问题,但只会减慢解决电阻问题的时间。很明显,这些相邻信号线之间的影响主导了设计的决定,并且需要一个与过去不同的更精确的模型。一个信号对另一个信号的影响与信号之间的相对相位有关。对于具有一致相位的信号,连接到0.5mm长信号线上的小型接收器和发射器的受害网络将加速30%。对于1mm长的信号线,受害者网络将加速40%。
 
对于反相信号,连接0.5mm长信号线上的小接收器和发射器的受害网络减速70%,当信号线长度为1mm时,信号减速超过100%。解决信号串扰问题的一种方法是增加金属信号线之间的间隔。通过将信号线的间隔加倍,0.5mm信号线上的信号串扰可以从70%减少到20%。长信号线(1mm信号线)的干扰也将从100%减少到40%。
 
然而,信号之间的串扰仍然存在,并且将线间距加倍以减少信号之间的串扰的方法增加了芯片面积并使布线更加困难。
 
采取屏蔽措施解决上述问题的另一种方法是采取屏蔽措施。通过在字母线的两侧添加电源或地线,可以大大减少信号串扰。在系统中包含屏蔽措施还要求所有组件都具有良好的旁路,同时确保电源和接地应尽可能“干净”。
 
实际上,从区域的角度来看,这种解决方案比线间距加倍还要差,因为在这种情况下,信号线间距是最小线间距的4倍,因此这种布置接地间隔的方法会增加复杂度。接线数量级。然而,对于一些信号线,屏蔽方法可能更合适,例如,时钟线具有非常高的速度,并且最大的驱动器和缓冲器连接到这样的信号线。锁相环技术可补偿驱动器和缓冲器上的额外信号延迟。
 
合适的布局布线确保在时钟信号周围形成隔离环境,从而最小化时钟信号对数据信号的干扰。在这种方法中,设计工程师使用提取和分析工具来检测易于出现信号完整性问题的区域,然后选择其中一些区域并解决问题。如果信号线彼此隔离存在问题,重新布线可以解决问题。
 
更改驱动器大小并向受影响的网络添加缓冲区相对简单。逻辑综合过程总是根据线路上负载的近似估计选择合适的驱动器。通常,逻辑综合总是选择更强的驱动器来实现对预期负载的过度补偿。然而,在物理设计完成之前,负载实际上是不可知的,并且与预期负载情况相比,实际负载可在70%至+ 200%的范围内变化。最坏的情况可能是在短期??内驱动器太大而后面是一条负载很轻的长线。驱动问题的一个解决方案是使用缓冲区来分割长线。这个红色使用线路的长度和耦合电容,还可以将缓冲器输入的负载降低到单个负载水平。此技术可确保在缓冲区布局布线过程中进行微小更改,以确保实施基础规划和优化。在设计过程中添加静态时间序列分析步骤可以处理噪声和延迟问题。目标是集成步骤以将串扰和时序解决为单个进程。首先,这些工具在布局布线后提取寄生参数。其次,根据提取的负载模型计算信号延迟,而不考虑任何串扰的影响。然后在设计中标记这些提取的延迟,并且使用静态时序分析工具来确定不正确的时序。在获得时间序列窗口的第一个近似值之后,设计工程师加入由串扰引起的延迟并检查时序是否超过指定的时间序列窗口。完整的设计过程需要实施三个静态时间序列分析。

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