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讨论电路板设计指南以确保信号完整性解决信号

编辑:PCB    来源:未知    发布时间:2019-03-23 21:22    浏览量:
(SI)问题越早,设计效率越高,从而避免在电路板设计完成之前添加终端设备。
 
SI设计规划有许多工具和资源,本文探讨了信号完整性的核心问题以及解决SI问题的几种方法,忽略了设计过程的技术细节。 1 SI问题随着IC输出开关速度的增加,无论信号周期如何,几乎所有设计都遇到信号完整性问题。
 
 
即使您过去没有遇到SI问题,但随着电路运行频??率的增加,未来必然会遇到信号完整性问题。信号完整性问题主要指信号过冲和阻尼振荡现象,主要是IC驱动幅度和跳跃时间的函数。也就是说,即使布线拓扑没有改变,只要芯片变得足够快,现有设计将处于临界状态或停止工作。
 
 
大家使用两个例子来说明信号完整性设计是不可避免的。在通信领域,尖端的电信企业正在生产用于语音和数据交换的高速电路板(高于500MHz),而成本并不是特别重要,并且可以尽可能多地使用多层板。
 
 
这样的电路板可以完全接地并且易于形成电源回路,而且还可以根据需要使用大量的离散终端设备,但设计必须正确,不能处于临界状态。 SI和EMC专家在布线之前实行模拟和计算,然后电路板设计遵循一系列非常严格的设计规则,如果有疑问,可以增加端接设备以获得尽可能多的SI安全裕度。在电路板的实际工作过程中,总会出现一些问题,因此,通过使用可控阻抗端接线,可以避免SI问题。
 
 
简而言之,超标准设计解决了SI问题。
 
以下描述了设计过程的常见SI设计指南。 2设计开始前的设计前准备工作,首先要考虑并确定设计策略,以引导组件选择,工艺选择和电路板生产成本控制等工作。在SI的情况下,进行预先研究以形成规划或设计指南,以确保设计结果中没有明显的SI问题,串扰或时序问题。 IC制造商可以提供一些设计指南,但是,芯片供应商提供的指南(或您自己设计的指南)存在限制,根据该指南,满足SI要求的电路板可能根本不设计。
 
 
如果设计规则很简单,则无需设计工程师。
 
在实际布线之前,首先需要解决以下问题,这些问题在大多数情况下会影响您正在设计(或考虑设计)的电路板,如果电路板的数量很大,这是很有价值的。 3级联电路板一些项目组在确定PCB层数方面有很大的自主权,而其他项目组则没有,因此了解自己的位置非常重要。与制造和成本分析工程师沟通可以确定电路板的级联误差,这也是发现电路板制造公差的好机会。
 
 
例如,如果指定一个50Ω阻抗控制层,制造商如何测量并确保该值?其他重要问题包括:预期的制造公差是多少?电路板上的预期绝缘常数是多少?线宽和间距允许的误差是多少?连接层和信号层的厚度和间距允许误差是多少?
 
 
所有这些信息都可以在预接线阶段使用。根据以上数据,您可以选择级联。请注意,几乎每个插入另一个电路板或背板的PCB都有厚度要求,并且大多数电路板制造商对它们可以制造的不同类型的层具有固定的厚度要求,这将极大地限制最终级联的数量。您可能希翼与制造商密切合作以定义级联数量。
 
 
应使用阻抗控制工具生成不同层的目标阻抗范围,同时考虑制造商提供的制造允许误差和相邻布线的影响。理想情况下,对于信号完整性,所有高速节点都应连接在阻抗控制内层(例如,带状线),但实际上,工程师必须经常使用外层来实现使用全部或部分高速节点。为了使SI最佳并且保持电路板去耦,接地/电源层应尽可能成对放置。如果你只能有一对接地/电源层,你就会在那里。如果根本没有电源层,您可能会根据定义遇到SI问题。
 
在定义未定义信号的返回路径之前,您可能还会遇到难以模拟或模拟电路板性能的情况。 4串扰和阻抗控制来自相邻信号线的耦合将导致串扰并改变信号线的阻抗。相邻并行信号线的耦合分析可以确定信号线之间或各种信号线之间的“安全”或预期间隔(或平行布线长度)。例如,要将时钟与数据信号节点的串扰限制在100mV,但为了保持信号线平行,您可以计算或模拟以找到任何给定布线层上信号之间的最小允许间距。同时,如果设计包含对阻抗很重要的节点(或时钟或专用高速存储器架构),则必须将布线放在一层(或多层)上以获得所需的阻抗5重要的高速节点延迟和时滞是时钟布线必须考虑的关键因素。由于严格的时序要求,该节点通常必须使用终端设备来实现最佳的SI质量。
 
要预先识别这些节点,请计划调整组件的布局和布线所需的时间,以便调整指向信号完整性设计的指针。 6技术不同驱动技术的选择适用于不同的任务。信号是点对点还是稍微多点?是从电路板输出的信号还是留在同一块电路板上?什么是允许的时间延迟和噪声容限?作为信号完整性设计的通用标准,转换速度越慢,信号完整性越好。 50MHZ时钟没有理由采用500PS上升时间。
 
2-3NS摆频控制装置足够快以保证SI质量并有助于解决输出同步切换(SSO)和电磁兼容性(EMC)等问题。在新的FPGA可编程技术或用户定义的ASIC中,可以发现驱动技术的优越性。使用这些自定义(或半可自定义)设备,您可以有很大的空间来选择驱动器幅度和速度。
 
 
 
在设计开始时,满足FPGA(或ASIC)设计时间要求,并确定适当的输出选项,包括引脚选择(如果可能)。在此设计阶段,从IC供应商处获得合适的仿真模型。
 
 
为了有效地覆盖SI仿真,您将需要SI仿真器和相应的仿真模型(可能是IBIS模型)。
 
最后,在预接线和布线阶段,您应该建立一系列设计指南,包括:目标层阻抗,布线间距,首选器件工艺,关键节点拓扑和端接规划。
 
 
7预接线阶段预接线的基本过程SI编程首先要定义输入参数的范围(驱动幅度,阻抗,跟踪速度)和可能的拓扑范围(最小/最大长度,短长度等),然后运行每种可能的模拟组合,分析时序和SI模拟结果,最后找到可接受的值范围。接下来,工作范围被说明为PCB布线的布线约束。可以使用不同的App工具来实行这种类型的“清理”准备,并且布线程序可以自动处理这种布线约束。
 
 
对于大多数用户来说,时序信息实际上比SI结果更重要,互连模拟的结果可以改变布线以调整信号路径的时序。在其他应用中,此过程可用于确定与系统时序指针不兼容的引脚或器件的布局。此时,可以完全识别需要手动布线的节点或不需要终止的节点。
 
对于可编程器件和ASIC,此时还可以调整输出驱动器的选择,以改善SI设计或避免使用分立终端器件。在通常对SI仿真进行布线之后,SI设计引导规则很难确保在没有SI或定时问题的情况下完成实际布线。即使设计是由指南引导的,除非您能够自动连续检查设计,否则无法保证设计完全符合指南,因此不可避免地存在问题。
 
布线后SI仿真检查将允许系统地破坏(或改变)设计规则,但这仅仅是出于成本考虑或严格的布线要求所必需的。 9,以上措施可以保证电路板的SI设计质量,电路板组装完成后,仍然需要将电路板放在测试平台上,使用示波器或TDR(时域反射器)测量,将实际电路板与模拟预期结果进行比较。
 
这些测量可以帮助您改进模型和制造参数,以便在下一次预设计研究工作中做出更好(更少约束)的决策。 10个模型的选择有很多关于模型选择的文章,实行静态时序验证的工程师可能已经注意到尽管所有数据都可以从设备数据表中获得,但仍然很难构建模型。 SI仿真模型相反,模型易于构建,但模型数据难以获得。从本质上讲,唯一可靠的SI模型数据来源是IC供应商,他必须与设计工程师保持默契合作。 IBIS模型标准提供了一致的数据载体,但IBIS模型的建立及其质量保证成本高昂,IC供应商仍需要推动这项投资的市场需求,而板制造商可能是唯一的和市场。

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